آنالیز و طراحی مبدل آنالوگ به دیجیتال تقریب متوالی (sar) با سرعت و دقت بالا و توان مصرفی پایین

امروزه با افزایش کارایی پردازنده های سیگنال دیجیتال در پردازش پرسرعت اطلاعات، تقاضا برای مبدل های آنالوگ به دیجیتال با سرعت های بالا و دقت های بالاتر افزایش یافته است. از میان ساختارهای مختلف مبدل های آنالوگ به دیجیتال، مبدل تقریب متوالی (sa-adc) با استفاده از حداقل عناصر فعال به طور گسترده در کاربردهایی با توان مصرفی پایین مورد استفاده قرار می گیرد. در این رساله روش های نوینی در جهت افزایش سرعت عملکرد مبدل تقریب متوالی با دقت بالا و با هدف کاهش توان مصرفی ارائه شده است. پس از بررسی عوامل اصلی محدود کننده سرعت عملکرد مبدل و مطالعه روش های ارائه شده در سال های اخیر، در ابتدا برای اولین بار آنالیز جامعی بر روی زمان تأخیر مقایسه گر های دینامیکی ارائه شد و پارامترهای موثر در زمان تأخیر مقایسه گر مورد بررسی قرار گرفت. سپس بر اساس نتایج حاصله یک ساختار جدید با سرعت عملکرد بالاتر و توان مصرفی کمتر ارائه شد. همچنین جهت بهینه سازی طراحی مقایسه گرهای دینامیکی (با توجه به ماهیت غیرخطی و متغیر با زمان بودن مقایسه گر) بر اساس مدل پیوسته و متغیر بازمان ترانزیستور رابطه بسته ای برای توان مصرفی دینامیکی مقایسه گر استخراج شد که به طراحان این امکان را می دهد که با در اختیار داشتن روابط حاصله از آنالیز فوق و آنالیز زمان تآخیر طراحی بهینه ای را ارائه دهند. در ادامه با توجه به نقش موثر مقایسه گر در دقت مبدل، ضمن بررسی کلیه روش های موجود در حذف آفست مقایسه گر و مزایا و معایب هر یک، روش نوینی بر پایه کالیبراسیون آنالوگ و با استفاده از تنظیم پیوسته ولتاژ بدنه ترانزیستورهای ورودی، جهت حذف ولتاژ آفست مقایسه گر ارائه گردید. این روش نسبت به همتای کالیبراسیون دیجیتالی خود از دقت بیشتری برخوردار می باشد. نتایج شبیه سازی موثر بودن این روش حذف آفست را تأیید می نمایند. همچنین با توجه به نقش قابل ملاحظه زیرمبدل دیجیتال به آنالوگ (dac) در زمان تبدیل و البته توان مصرفی مبدل، روش سوئیچ زنی جدیدی ارائه شد که منجر به صرفه جویی 96 درصدی در مصرف انرژی سوئیچ زنی و همچنین کاهش 75 درصدی سایز آرایه خازنی و لذا بهبود زمان نشست می گردد. در نهایت با بهره گیری از دستاوردهای این رساله یک مبدل تقریب متوالی 10 بیتی با فرکانس نمونه برداری ms/s 68 در تکنولوژی cmos µm 18/0 (v8/1vdd=) طراحی شده و تا مرحله شبیه سازی پس از جانمایی پیش رفته است. نتایج شبیه سازی نشان می دهد که مقدار توان مصرفی و میزان کل اعوجاج هارمونیکی (thd) مبدل در فرکانس نمونه برداری mhz 68 و فرکانس سینوسی ورودی mhz14 به ترتیب mw 27/1 و db 1/56- می باشند. لذا معیار شایستگی میزان انرژی مصرفی در هر تبدیل مبدل fj/conv.-step 36 خواهد بود. از این مبدل می توان در بسیاری از کاربردها نظیر گیرنده های تلویزیون های دیجیتال به عنوان رقیب جدی برای مبدل پایپ لاین بهره برد.